니다.
1)하나의 CPU외에는 버스 마스터가 될 수 있는 것은 아무 것도 없다. 즉
이 CPU는 파워업 이후 계속하여 혼자서 버스를 점유하고 있으며 어떤 경우
에도 버스내의 다른 디바이스도 마스터가 될 수 없다.
2)내장 캐시의 버스 스누핑이 지원되지 않는다. 즉 1)의 경우가 아니라도
결국은 stale data problem이 발생한다.
신형 셀레론 이후부터 듀얼 이상의 구성을 못하게 한 방법은 1),2)둘중의 하나
인가요 아니면 두가지 다입니까.
제가 80년대부터 CPU를 다루어 봤지만 내장 캐시가 없어 2)가 해당 없는
CPU의 경우라도 타 디바이스가 버스마스터가 될 수 있었습니다.
최근에 제가 데이타북의 타이밍도나 상태천이도 등을 본 적은 없지만(이제는
종사하는 분야가 어학 분야이므로) 특히 1)의 경우라면 CPU간의 아비트레이션
문제가 복잡해질 수 있습니다. 원칙적으로 CPU 내의 콘트롤 비트를 이용하여
(만일 가능하다면) 내장 캐시는 전부 죽여야 합니다. 그리고 두 개 또는 그 이상으;
CPU는 , 이 경우 하나의 브리지를 거쳐 메모리에 접근해야 하며 설계
가 상당히 귀찮아지는 수가 있습니다. 아마도 CPU간의 메모리 접근은 고정된
우선순위와 1회당 접근가능한 버스 사이클수(서입/판독)가 고정된 라운드로빈
방식으로 조정하는 방법이 가장 좋을 듯합니다.(기존 브리지 디바이스를 편법
으로 사용하며 조정부분만 FPGA로 구성하는 경우가 될 것입니다)
이러한 질문을 하는 이유는, 싱글보다는 듀얼의 구성이 유리한데 그렇다고 해서
대소비전력인 제온이나 애슬론MP 혹은 옵테론같은 칩을 사용할 수는 없는
특정 어플리케이션의 설계문제 때문입니다.
물론 이 경우는 기존 소프트웨어를 실행하는 경우는 아니기 때문에 SMP가 아닌
MPP구성이 가능도 하겠지만 그렇게 되면 작업이 많아집니다.
(아주 오래전에 시도했던 것은 SMP-MPP 혼합시스템이라 할 수 있습니다.
즉 응용프로그램 처리는 SMP방식이되 특정 task는 MPP방식으로 로드분산
및 고장시의 graceful degradation이 가능하고, 입출력은 디스크 입출력과
시리얼 입출력 각각에 대해 MPP구성으로 되는 방식이나, 단순한 바이너리코드
에뮬레이션을 넘어 물리적 디바이스의 에뮬레이션까지 개념을 도입하는
것이 목적이었습니다. 80년대 말의 일입니다)
짧은글 일수록 신중하게.