(메모리)--?---(CPU)----HT----(SPP)----HT----(MCP)
그런데 CPU의 메모리콘트롤러와 DDR메모리사이의 버스구조가
예를 들어 인텔 메모리버스의 경우와 같이 싱글채널64 or 72bit, 듀얼채널128 or 144bit 같은
기존 병렬구조의 버스방식인지,
아니면 HT를 메모리버스까지 연장시킨건지 궁금합니다.
AMD보드들도 메모리 듀얼채널지원이라고 써있는걸보니,
왠지 메모리버스만은 인텔처럼 병렬구조가 아닐까 하는 생각이 들긴합니다..
어떤구조인지 답변 부탁드리겠습니다.
(추가) DDR SDRAM 1개가 64bit의 병렬버스폭을 가지고 있는건 알고있지만
병렬버스를 한대모아 브릿지칩(?)같은것의 의해 HT와도 연결할수도 있는것 아닌가하는
엽기적인 생각이 들어 직접 질문드리게 되었습니다.
모르면 직접 물어보고 확인하는게 약이죠.^^
짧은글 일수록 신중하게.